近年半導體製程的物理極限逐漸浮現，傳統依賴幾何縮微的摩爾定律正面臨重大挑戰。在日前於上海舉行的 2026 國際電路與系統研討會（IEEE ISCAS）上，華為公司董事兼半導體業務部總裁何庭波正式發表了名為「韜（τ）定律」的半導體領域新發展原則。這項全新技術理念為業界提供了一條全新的演進路線，更有望讓廠商在缺乏先進極紫外光（EUV）光刻機的限制下，依然能夠持續突破晶片效能的瓶頸。

「韜定律」的核心概念在於以「時間縮微」來替代傳統的「幾何縮微」。簡單來說，該定律旨在系統性地降低時間常數（τ），透過名為「邏輯摺疊」等創新技術架構，持續壓縮訊號在晶片內的傳播時延。這種貫穿器件、電路、晶片以至系統層面的多層級協同優化體系，能夠在不單純依賴縮小晶體管物理尺寸的前提下，有效提升整體的晶體管密度與運算效能，為目前呈指數級攀升的人工智能與高階運算需求提供了解決方案。

對於廣大智能手機用家而言，這項嶄新技術絕非紙上談兵。華為官方透露，在過去六年期間，他們已經基於這套定律成功設計並量產了高達381款晶片。最令人矚目的是，華為預告將於今年秋季正式推出全新一代麒麟手機晶片。這款新作將會完整採用邏輯摺疊技術，預期能大幅度提升相關效能與表現。這無疑為即將登場的華為旗艦新機注入了一支強心針，相信不少用家都相當期待其未來的實際運算能力與功耗控制表現。

展望未來的半導體技術藍圖，華為對「韜定律」的發展潛力充滿信心。廠方預計到了 2031 年，基於該定律所設計的高端晶片，其晶體管密度將可達到等效 1.4 納米製程的同等水平。何庭波在會上特別強調，未來的半導體發展必定屬於開放合作，華為期望能在新定律的框架下，與全球科學家、工程師及產業夥伴緊密交流。這次的技術發布不但展現了華為在底層晶片研發上的深厚實力，亦意味著全球半導體產業或將迎來一次擺脫傳統設備依賴的重大變革。

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